寄存器设计
❶ 用verilog设计一个4位寄存器
mole sipo(output reg [3:0] q,
input wire data_in, clk,clr);
always@(posedge clk)
begin
if(clr)
q<=4'b0;
else
q<={q[2:0],data_in};
end
endmole
❷ 数据总线、涉及电路、寄存器、逻辑设计
1）你需要8bit锁存器，如377，373等；
2）需要8bit总线驱动器，是3态的，如245、373等；内
3）需要个时钟脉冲计容数分频器或移位器，如4017等；
第一个问题：需要一个数据总线驱动芯片，及4个锁存器。如用377，则需要5个；
第二个问题：结构形式如同上一个问题，关键是时序问题，控制好数据锁存及输出高阻态，因为几个锁存器的输入输出都对应连接在一起了。
你先想想下吧
❸ EDA课程设计： 16位循环移位寄存器设计
16位循环移位寄存器
卡有地找对
❹ 寄存器是什么 有什么作用
一、寄存器的定义
寄存器是中央处理器内的组成部分。寄存器是有限存贮容量的高速存贮部件，它们可用来暂存指令、数据和地址。在中央处理器的控制部件中，包含的寄存器有指令寄存器(IR)和程序计数器(PC)。在中央处理器的算术及逻辑部件中，寄存器有累加器(ACC)。
二、寄存器的作用
1、可将寄存器内的数据执行算术及逻辑运算
2、存于寄存器内的地址可用来指向内存的某个位置，即寻址
3、可以用来读写数据到电脑的周边设备。
(4)寄存器设计扩展阅读：
寄存器工作原理：
CPU对存储器中的数据进行处理时，往往先把数据取到内部寄存器中，而后再作处理。外部寄存器是计算机中其它一些部件上用于暂存数据的寄存器，它与CPU之间通过“端口”交换数据，外部寄存器具有寄存器和内存储器双重特点。
外部寄存器虽然也用于存放数据，但是它保存的数据具有特殊的用途。某些寄存器中各个位的0、1状态反映了外部设备的工作状态或方式；还有一些寄存器中的各个位可对外部设备进行控制；也有一些端口作为CPU同外部设备交换数据的通路。所以说，端口是CPU和外设间的联系桥梁。
CPU对端口的访问也是依据端口的“编号”，这一点又和访问存储器一样。不过考虑到机器所联接的外设数量并不多，所以在设计机器的时候仅安排了1024个端口地址，端口地址范围为0--3FFH。
❺ mips有32个寄存器，示例程序中寄存器堆中只设计了31，少了哪个
如果用寄存器间接寻址方式，能访问的最大主存空间是多少（假定存储器按字节编址）？
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空间可达：2的32次方。4 K G Byte。
❻ 用verilog设计一个4×4的寄存器
实现效果来说是一样的，都是四位寄存器型，只不过你使用的时候需要注意对应位匹配就是
❼ 四位移位寄存器用vhdl语言设计
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY ls194 IS
PORT(d :IN STD_LOGIC_VECTOR(0 TO 3);
cr,sr,sl,s1,s0:IN STD_LOGIC;
cp :IN STD_LOGIC;
q :OUT STD_LOGIC_VECTOR(0 TO 3));
END ls194;
ARCHITECTURE rtl OF ls194 IS
SIGNAL pcx:STD_LOGIC_VECTOR(0 TO 3);
BEGIN
PROCESS(cr,cp)
BEGIN
IF(cr='0') THEN
pcx<="0000";
ELSE
IF(cp' EVENT)AND(cp='1') THEN
IF((s1='0') AND (s0='1')) THEN
pcx(0)<=sr;
pcx(1)<=pcx(0);
pcx(2)<=pcx(1);
pcx(3)<=pcx(2);
ELSIF ((s1='1') AND (s0='0')) THEN
pcx(0)<=pcx(0);
pcx(1)<=pcx(1);
pcx(2)<=pcx(2);
pcx(3)<=sl;
ELSIF ((s1='1') AND (s0='1')) THEN
pcx(0)<=d(0);
pcx(1)<=d(1);
pcx(2)<=d(2);
pcx(3)<=d(3);
ELSE null;
END IF;
END IF;
END IF;
END PROCESS;
q<=pcx;
END rtL;
❽ 16位循环移位寄存器设计
-- 16-bit right shift barrel shifter
-- SEL: in STD_LOGIC_VECTOR(3 downto 0);
-- B_INPUT: in STD_LOGIC_VECTOR(15 downto 0);
-- B_OUTPUT: out STD_LOGIC_VECTOR(15 downto 0);
--**Insert the following between the 'architecture' and
---'begin' keywords**
signal SEL_A, SEL_B: STD_LOGIC_VECTOR(1 downto 0);
signal C: STD_LOGIC_VECTOR(15 downto 0);
--**Insert the following after the 'begin' keyword**
SEL_A <= SEL(1 downto 0);
SEL_B <= SEL(3 downto 2);
process(SEL_A,B_INPUT)
begin
case SEL_A is
when "00" => --shift by 0
C <= B_INPUT;
when "01" => --shift by 1
C(15) <= B_INPUT(0);
C(14 downto 0) <= B_INPUT(15 downto 1);
when "10" => --shift by 2
C(15 downto 14) <= B_INPUT(1 downto 0);
C(13 downto 0) <= B_INPUT(15 downto 2);
when "11" => --shift by 3
C(15 downto 13) <= B_INPUT(2 downto 0);
C(12 downto 0) <= B_INPUT(15 downto 3);
when others =>
C <= B_INPUT;
end case;
end process;
process(SEL_B,C)
begin
case SEL_B is
when "00" => --shift by 0 more
B_OUTPUT <= C;
when "01" => --shift by 4 more
B_OUTPUT(15 downto 12) <= C(3 downto 0);
B_OUTPUT(11 downto 0) <= C(15 downto 4);
when "10" => --shift by 8 more
B_OUTPUT(15 downto 8) <= C(7 downto 0);
B_OUTPUT(7 downto 0) <= C(15 downto 8);
when "11" => --shift by 12 more
B_OUTPUT(15 downto 4) <= C(11 downto 0);
B_OUTPUT(3 downto 0) <= C(15 downto 12);
when others =>
B_OUTPUT <= C;
end case;
end process;
[DISABLELBCODE]