hdl设计

A. 用Verilog HDL设计一个类似74138的译码器电路

//74LS138的verilogHDL代码如下，仿真结果见图

moledecoder38(E1,E2,E3,A,B,C,Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7);

input E1,E2,E3; //使能输入端（74LS138有三个使能输入）

input A,B,C; //输入

outputwireY0,Y1,Y2,Y3,Y4,Y5,Y6,Y7; //输出

assignY0=((E1&!E2&!E3)==1'b1)?!(!A&!B&!C):1'bz;

assignY1=((E1&!E2&!E3)==1'b1)?!(!A&!B& C):1'bz;

assignY2=((E1&!E2&!E3)==1'b1)?!(!A& B&!C):1'bz;

assignY3=((E1&!E2&!E3)==1'b1)?!(!A& B& C):1'bz;

assignY4=((E1&!E2&!E3)==1'b1)?!(A&!B&!C):1'bz;

assignY5=((E1&!E2&!E3)==1'b1)?!(A&!B& C):1'bz;

assignY6=((E1&!E2&!E3)==1'b1)?!(A& B&!C):1'bz;

assignY7=((E1&!E2&!E3)==1'b1)?!(A& B& C):1'bz;

endmole

B. Verilog HDL高级数字设计的介绍

《Verilog HDL高级数字设计复(第2版)(英文制版)》是2010年电子工业出版社出版的图书，作者是西勒提（Michael D.Ciletti）。 依据数字集成电路系统工程开发的要求与特点，利用Verilog HDL对数字系统进行建模、设计与验证，对ASIC/FPGA系统芯片工程设计开发的关键技术与流程进行了深入讲解。

C. 如何用verilog HDL设计8位CPU

是啊，夏宇闻的那本Verilog教材上有，可以参考

D. FPGA设计工具HDL Designer

我之前用过复HDL Designer的仿真功能，FPGA的设计制没有拿这个软件试过,听说有一款和HDL类似的ROBEI的软件也是图形输入的。但是貌似大家也不怎么用估计很多人都没有听说过。现在主流的是QUARTUS 和ISE不然大家在技术交流也不能互通有无了。所以我觉得你可以使用主流 的FPGA开发工具其他的软件作为一个验证，不然以后同行交流很不方便的。

E. Verilog HDL高级数字设计的内容简介

内容包括：集成电路芯片系统的建模、电路结构权衡、流水、多核微处理器回、功能验证、时答序分析、测试平台、故障模拟、可测性设计、逻辑综合、后综合验证等集成电路系统的前后端工程设计与实现中的关键技术及设计案例。书中以大量设计实例叙述了集成电路系统工程开发需遵循的原则、基本方法、实用技术、设计经验与技巧。
《Verilog HDL高级数字设计(第2版)(英文版)》既可作为电子与通信、电子科学与技术、自动控制、计算机等专业领域的高年级本科生和研究生的教材或参考资料，也可用于电子系统设计及数字集成电路设计工程师的专业技术培训。

F. 组合逻辑电路设计（使用Verilog HDL设计）：分别采用行为描述和结构描述设计一个一位全加器。

行为描述
moudle(a,b,ci,sum,c)
input a,b,ci;
output sum,c;
assign {c,sum}=a+b+ci;
endmodle
结构描述：
moudle(a,b,ci,sum,c0)
input a,b,ci;
output sum,co;
wire x,y,z;
xor #10 u1(x,a,b);
and #10 u2(y,ci,x);
and #10 u3(z,a,b);
or #10 u4(c0,y,z);
xor #10 u5(sum,c0,x);
endmole
鸟春不错啊！！！这只是个人见解啊，不对不负责啊~~回广东工业大学信息工程学院答08电信（1）班不错啊~~