hdl設計

A. 用Verilog HDL設計一個類似74138的解碼器電路

//74LS138的verilogHDL代碼如下，模擬結果見圖

moledecoder38(E1,E2,E3,A,B,C,Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7);

input E1,E2,E3; //使能輸入端（74LS138有三個使能輸入）

input A,B,C; //輸入

outputwireY0,Y1,Y2,Y3,Y4,Y5,Y6,Y7; //輸出

assignY0=((E1&!E2&!E3)==1'b1)?!(!A&!B&!C):1'bz;

assignY1=((E1&!E2&!E3)==1'b1)?!(!A&!B& C):1'bz;

assignY2=((E1&!E2&!E3)==1'b1)?!(!A& B&!C):1'bz;

assignY3=((E1&!E2&!E3)==1'b1)?!(!A& B& C):1'bz;

assignY4=((E1&!E2&!E3)==1'b1)?!(A&!B&!C):1'bz;

assignY5=((E1&!E2&!E3)==1'b1)?!(A&!B& C):1'bz;

assignY6=((E1&!E2&!E3)==1'b1)?!(A& B&!C):1'bz;

assignY7=((E1&!E2&!E3)==1'b1)?!(A& B& C):1'bz;

endmole

B. Verilog HDL高級數字設計的介紹

《Verilog HDL高級數字設計復(第2版)(英文製版)》是2010年電子工業出版社出版的圖書，作者是西勒提（Michael D.Ciletti）。 依據數字集成電路系統工程開發的要求與特點，利用Verilog HDL對數字系統進行建模、設計與驗證，對ASIC/FPGA系統晶元工程設計開發的關鍵技術與流程進行了深入講解。

C. 如何用verilog HDL設計8位CPU

是啊，夏宇聞的那本Verilog教材上有，可以參考

D. FPGA設計工具HDL Designer

我之前用過復HDL Designer的模擬功能，FPGA的設計制沒有拿這個軟體試過,聽說有一款和HDL類似的ROBEI的軟體也是圖形輸入的。但是貌似大家也不怎麼用估計很多人都沒有聽說過。現在主流的是QUARTUS 和ISE不然大家在技術交流也不能互通有無了。所以我覺得你可以使用主流 的FPGA開發工具其他的軟體作為一個驗證，不然以後同行交流很不方便的。

E. Verilog HDL高級數字設計的內容簡介

內容包括：集成電路晶元系統的建模、電路結構權衡、流水、多核微處理器回、功能驗證、時答序分析、測試平台、故障模擬、可測性設計、邏輯綜合、後綜合驗證等集成電路系統的前後端工程設計與實現中的關鍵技術及設計案例。書中以大量設計實例敘述了集成電路系統工程開發需遵循的原則、基本方法、實用技術、設計經驗與技巧。
《Verilog HDL高級數字設計(第2版)(英文版)》既可作為電子與通信、電子科學與技術、自動控制、計算機等專業領域的高年級本科生和研究生的教材或參考資料，也可用於電子系統設計及數字集成電路設計工程師的專業技術培訓。

F. 組合邏輯電路設計（使用Verilog HDL設計）：分別採用行為描述和結構描述設計一個一位全加器。

行為描述
moudle(a,b,ci,sum,c)
input a,b,ci;
output sum,c;
assign {c,sum}=a+b+ci;
endmodle
結構描述：
moudle(a,b,ci,sum,c0)
input a,b,ci;
output sum,co;
wire x,y,z;
xor #10 u1(x,a,b);
and #10 u2(y,ci,x);
and #10 u3(z,a,b);
or #10 u4(c0,y,z);
xor #10 u5(sum,c0,x);
endmole
鳥春不錯啊！！！這只是個人見解啊，不對不負責啊~~回廣東工業大學信息工程學院答08電信（1）班不錯啊~~