dsp設計

A. DSP如何做設計啊

DSP不難上手，看看抄片上介面部分的手冊，建議買個開發板試著跑跑程序，板子都帶有常式及原理圖另外會附贈其他一些學習資料；自己動手從最小系統做起，慢慢深入，不能心急；DSP不用非得有單片機基礎，從零起步也是可以的；硬體部分重點關心的是時序邏輯以及DSP與外設的介面連接，其他的CPU結構性能等里瀏覽一下即可，只需關心你項目用到的部分，若想系統詳細學習不是短時間能完成的。軟體部分用C 編寫會好一些，看看C編譯手冊或這方面的知道材料，有C 語言基礎的話比較快。祝好運！

B. 給我一篇完整的dsp程序設計

隨著DSP晶元功能的增強，已不再進行單純的數字信號處理任務，而是作為一種MCU被廣泛使用，控制板上各種資源，同時完成採集、計算、控制、通訊等任務。特別是當使用了TCP/IP或其它復雜通訊協議時，沒有一個實時多任務操作系統是很難進行任務調度的。μC/OS－II作為一種源碼公開的佔先式實時多任務操作系統，總是執行處於就緒狀態的優先順序最高的任務，並支持Semaphore(信號量)、Mailbox(郵箱)、Message Queue(消息隊列)等多種常用的進程間通信機制，是大多數高可靠嵌入式設備的首選。

2 開發環境簡介
APCI5096是北京康拓工業電腦公司自行開發的一款DSP目標板，主要用於對模擬信號量的采樣處理。該目標板以TMS320VC32為CPU，同時具有完備的輸入/輸出功能，可以實現30通道、16位、300KSPS的模擬輸入。調試用編譯器為TI公司的Code Composer 『C3x－『C4x，版本是4.10版。

3 移植過程
3.1 μC/OS－II系統結構
圖1說明了μC/OS－II的軟硬體體系結構。應用程序軟體處於整個系統的頂層，只和μC/OS－II與處理器無關的代碼以及μC/OS－II與應用相關的代碼關聯。這樣保證了應用軟體的可重用性。

μC/OS－II與處理器無關的代碼提供了μC/OS－II的系統服務。利用這些API函數，應用程序可以進行內存管理、任務間的通信以及創建、刪除任務等。μC/OS－II與應用相關的代碼提供了對μC/OS－II本身的裁減，並可根據實際需要進行任務數、任務棧的大小等設置。

大部分的μC/OS－II代碼是使用ANSI C語言書寫的，因此μC/OS－II的可移植性較好。盡管如此，仍然需要使用C和匯編語言寫一些處理器相關的代碼。移植工作需要改寫的是與處理器相關的代碼，包括三個文件：OS_ CPU.H、OS_ CPU_ C

C. 請問下DSP設計的前景好么究竟要學習哪些科目，什麼軟體最好說具體點的，謝謝了

DSP和FPGA前景都抄不錯，關鍵還是自己得努力。
DSP的基礎課是《數字信號處理》，具體用哪款DSP就看你的應用需要了。一般TI和AD的用的比較多。TI的開發環境是CCS，AD的開發環境是VisualDSP++。這些都是工具，不難學，關鍵是演算法的學習比較難。
FPGA不熟。

D. dsp設計小程序下載

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E. 在硬體設計中要如何用好DSP

單，只要主要了解各個寄存器及其的配置方式，指令的應用就可以編寫程序了，用它寫個來運行個led流水燈還是比較簡單的。
但這不是DSP的專長，要能用好DSP，你必須有數學的基礎，比如評價DSP晶元的性能除了MIPS（百萬條指令/秒）之外，有人還用FFT（快速傅立葉變換）和MAC（兩個數相乘並加上一個數）的速度來評價這顆晶元。
做DSP開發主要是做演算法，雖然硬體的設計也需要注意，但主要重點是做軟體方面的東西。
現在來正面回答你的問題，要精通DSP沒有快速的。DSP晶元有很多鍾，不同廠商的晶元它們的指令和結構都不一樣。先找市面上最常用的那些練著，個人認為排行最靠前的是德州儀器（TI）和ADC公司的，我只用過TI的TMS320F2812、F2407。這些晶元大多是貼片的，所以建議買它的開發板來學（好幾百呢）。買本對應型號的教科書來入門（相同廠商晶元型號不一樣結構和指令也有不同的，所以教科書講的內容要和開發板對應，否則兩個白買了）。跟學單片機一樣，先了解他的指令系統，內部結構，寄存器的使用。然後對著書本的例子先拿開發板做一次，熟悉熟悉晶元。
學這個的同時，不要忘了數學，因為DSP除了是（digital singnal processor數字信號處理器）的簡稱外，還是（Digital Signal Processing數字信號處理）的簡稱。就是如何編寫演算法進行數字信號的處理，肯定就涉及到數學得東西了，而且不僅僅是普通的高等數學，重要的有工程數學和信號分析（如FFT，小波分析），沒有這知識，就算你會DSP的編程，也做不了DSP的開發。我剛開始做DSP的時候，非常吃力，因為不知道傅立葉變換、拉普拉斯變換這些東西（都是研究生才學的，我們本科生雖然也開這類課程，但是要求不高，上課也沒仔細聽，也聽不懂）。最後自己買本厚厚的研究生課本來慢慢琢磨，才慢慢理解。
所以說學DSP沒有捷徑的！不要看似很賺錢的行業就想找小道鑽，一步一步腳踏實地的學才是真道理。
就說這么多了，都是泛泛而談，等你真正理解DSP這三個字母之後就會明白怎麼學了！

F. dsp設計師月工資多少

我就是做DSP的，主要做過TI公司的28系列的，工資還不錯，
主要看你的能力了，一般5000吧

G. dsp設計題目

可以吧，你重新試一下，看看行不行，不過第二次應該可以了

H. 求dsp設計交通

DSP正在成為一種幾乎無處不在的技術，不僅應用在眾多消費電子、汽車與電話產品中，而且也進入越來越先進的設備。

諸如無線基站、雷達信號處理、指紋識別以及軟體無線電等應用都要求極高的處理能力。這些新類型的高性能DSP應用推動獨立處理器的性能走高，而為了提升性能，硬體解決方案也在不斷發展。

在90年代初，設計者面臨的挑戰是，如何採用多個處理器以匯聚更多的處理能力，從而滿足他們的性能要求。但是在協調多個處理器的功能時，系統級設計變得極為困難，更不用說這種方法既昂貴又浪費資源。

當第一種實現DSP的FPGA出現時，DSP設計者開始利用這種器件來支援處理器的能力。在這種方法中，FPGA通過加速DSP演算法的關鍵部分(這對性能至關重要)，可以補充處理器的不足。

今天的專用FPGA，如Xilinx公司的Virtex 4或Altera公司的Stratix II等蘊藏著巨大的潛力，可通過並行化來提高性能。的確，DSP專用FPGA技術已顯示出可提供比其它實現方案高100倍的性能優勢(表1)。

圖1：FPGA提供100倍於DSP的
MACOPS(每秒乘/加運算數)。MACOPS是
時鍾頻率與乘法器個數的乘積。

因此，在FPGA中包含一顆標准DSP的情況變得越來越普遍，而且預計以此種方式來使用FPGA的設計將迅速增加。

設計挑戰

不過，伴隨著這種強大的硬體能力，設計者面臨如何有效實現這些基於FPGA的DSP系統的問題。這種大型的復雜設計對傳統的DSP設計方法提出了挑戰。這在很大程度上是因為以下事實，即在DSP應用中，傳統的FPGA設計流程沒有充分利用一個高效設計流程的兩個關鍵要素：綜合技術與可移植IP。

那些利用綜合技術來設計ASIC的人都很清楚綜合技術的優勢。對基於FPGA的DSP來說，該技術是關鍵，它使設計進入處於高級的抽象水平並能自動探索麵積與性能之間的折衷。快速設計進入與高抽象水平及自動化的結合，不僅能提供單一的設計示例，而且還能提供各種可供選擇的實現結果。

對於性能優先於面積的應用來說，它可能需要包含數百個乘法器的實現方案。這種方法將具有很快的速度，但也會消耗大量矽片面積。同樣，對於那些對面積更敏感的應用來說，實現方案應使用性能較低、數量較少的乘法器，以得到佔位面積更小的結果。這些類型的折衷對基於FPGA的高級DSP的開發來說至關重要，因而要求有功能強大的工具。

高效DSP開發的另一個關鍵要素是擁有恰當的構建模塊或IP。適合於這些應用的IP具有兩個主要屬性：可擴展性與可移植性。

與適用性相對較低的同類IP相比，可擴展IP使設計者無需犧牲效率即能構建定製IP功能。新功能模塊是高效的，因為在後續的綜合過程中，未用的或不必要的部分將被優化掉。

可移植性也能保證效率。DSP設計者必須能在設計出演算法以後，無需進行修改即可在任何FPGA供應商的產品上運行它們。這種可移植性將提供極大的效率與自由度，以方便選擇一種最佳實現方案。

DSP驗證也構成挑戰。當驗證DSP時，信號調試與分析變得更復雜，並不僅僅限於檢查時域、頻域曲線及散布圖。由於數字信號的特徵取決於其采樣時間和離散幅度，DSP驗證工具必須能有效定義及操作多速率DSP應用中的時間。

此外，它們還必須易於從全精度浮點模擬轉換到有限字長定點模擬。同時，它們還需要一種用於對DSP演算法進行建模的語言，包括對時間、定點資源與並行性等概念的本地支持。

整合方法

設計技術方面的最新進展為解決DSP設計者的獨特挑戰提供了令人興奮的解決方案。由Mathworks公司提供的Simulink是一種基於數學模型的系統設計環境，為DSP設計者提供了強大的建模與模擬功能。該環境能處理多速率離散時間定義與管理以及單源浮點模擬等DSP問題。

圖2：基於FPGA的DSP設計流程。

對於FPGA實現來說，DSP綜合是一項將DSP驗證與最佳DSP實現鏈接在一起的關鍵創新。藉助嵌入在Synplify DSP工具中的能力，設計者可以採用一種自動式且獨立於器件的方法來檢查實現過程的折衷並完成目標映射。

將DSP綜合與Simulink聯合使用，可將系統架構師與硬體設計師的專長整合到一個公共環境中。系統架構師可以為Simulink創建一個獨立於供應商的模型，使設計進入點保持在純演算法層面，從而將他的注意力集中在更高層次的設計功能上。

當模型轉交給硬體設計師時，規范沒有任何架構含義。只要建模環境中的DSP驗證工具允許無縫集成綜合引擎，硬體設計師無需修改驗證源就可檢查架構方面的折衷。

由於驗證源保持一致，所以系統架構師不用擔心硬體實現問題，而硬體設計師也不必費勁地去研究DSP演算法規范。此外，這還能保證設計完整性與最優化，並提高兩個團隊成員的工作效率。

該設計方法的關鍵是採用通用DSP庫。供應商專有的IP會使演算法設計陷入到不必要的實現細節中。採用一個與架構參數無關的通用DSP功能庫，設計將根據高層規范來產生輸出。

藉助一個高層功能庫，甚至與DSP功能有關的延時也能被推遲到架構優化階段來處理。這是通過DSP綜合來完成的。諸如DSP綜合、Simulink及可移植庫等創新都是改進DSP設計的關鍵元素，但將這些能力集成到一個總的方法學中也非常關鍵。最佳的DSP設計流程可為現有設計能力增加通用庫以及整合DSP綜合與Simulink的能力(參見圖2)。

在設計規范時，系統架構師只需在純粹的演算法抽象層面上操作。通過使用功能塊，設計師可用類似的DSP概念來捕獲演算法。

在設計流程的後期，由於Simulink具有DSP驗證環境特性，演算法驗證因而變得非常容易。可視化、調試以及內置的加速器等能力使設計者更容易實現離散時間設計的快速模擬。

這種設計方法的引擎就是DSP綜合，它決定了面積、性能等系統級目標。這個步驟旨在創造出一種能消耗最少的資源並達到所需性能的架構。通過採用折疊、系統范圍重定時以及增加延時等適當的系統級優化技術，DSP綜合能滿足系統級性能目標。

所得到的架構可由獨立於供應商的可綜合RTL代碼來生成。由於設計保留了獨立於供應商的特性，RTL綜合工具的全部能力可以被用於執行進一步的設計優化。

與傳統設計流程相比，上述DSP設計方法具有明顯的優勢。隨著設計規模增大，僅是由於其無延時的演算法及無需時間來同步多條路徑，DSP綜合流程就超過了傳統方法。

比較DSP綜合與傳統流程的設計結果表明，即使在不同的優化情況下，前者也一樣有改進。當在DSP綜合期間不執行高級優化時，所得到的任何優化主要歸功於RTL綜合。即使沒有DSP綜合優化，在所有測試電路中採用的邏輯單元數量也會一如既往地減少，而性能也會得到改善。

我們需要考慮幾種不同的優化情況。當允許進行資源共享時，常常希望在資源利用上有明顯的改進，即使以犧牲某些性能為代價。測試電路已經證明了這一點，即以性能的明顯下降為代價可以顯著減少消耗的資源。

這種優化技術最適合在資源有限但允許性能有一定下降的情況下使用。重定時優化技術是增強DSP綜合結果的另一個選項。採用這種方法時，盡管可能要以消耗更多的資源為代價，但與單獨的DSP綜合及傳統設計方法相比，性能將有顯著提升。

為達到定時目的，一些DSP綜合解決方案在架構層上重新分配寄存器並引入一些管道。採用門級重定時可以補充這種高級定時，兩者的結合使用將獲得最佳的優化結果，且無需增加任何資源即可獲得明顯的性能改進。

作者：Andrew Dauman

應用工程副總裁

Dirk Seynhaeve

DSP應用工程總監

Synplicity公司

自上而下直到物理實現的DSP設計流程
2005-3-28 15:07:37 電子設計應用 AccelChip公司 Dan Ganousis
世界正處於高科技下一波快速增長的開端， DSP已經成為業界公認的、將按指數增長的技術焦點。目前，大多數DSP設計已經能在半導體生產商(如T1、ADI、Freescale等)提供的通用DSP晶元上實現。通用處理器的價格相對比較便宜，並且有高質量和廉價的編程工具、方便快速實現DSP演算法的支持，但開發人員更希望在原型創建和調試過程中能進行重新編程。

圖1 通用DSP處理器的性能與通信領域需要的DSP處理性能的比較

速度的需要 現在，對電子系統的性能要求已經超過了通用DSP處理器的能力。圖1顯示了由寬頻網路市場驅動的對DSP演算法的性能需求與通用DSP處理器性能的差異。可以看出通用DSP的性能容量與新的寬頻通信技術的需求之間的差距正以指數速率擴大。

傳統上DSP開發者可以獲得的改變通用DSP處理器性能的唯一方法就是將DSP演算法注入到ASIC中，以達到加速硬體的目的。然而這種ASIC的解決方法實現起來非常困難，而且在ASIC上實現DSP演算法是以犧牲可重編程的靈活性為代價的，同時還需要大量的非重復設計費用、漫長的原型初始化，以及購買大量昂貴的集成電路設計工具等。

隨著先進的FPGA架構如Xilinx Virtex-II和Altera Stratix-II的引入，DSP設計者可以獲得一種把通用DSP處理器的所有優點與ASIC的先進性能綜合在一起的新型硬體。這些新型的FPGA架構可以優化DSP的實現，並能提供滿足現今電子系統所必需的處理能力。

FPGA的優越性表現在它能允許DSP設計者做到「使結構適應演算法」，設計者能夠根據實現系統性能的需要最大限度地使用FPGA內部的並行資源。而在通用DSP處理器中資源是固定的，因為每個處理器只包含一些數量有限的類似乘法器一樣的基本運算功能，設計者必須做到「使演算法適應結構」，因而無法達到在FPGA中能夠獲得的性能。

圖2 全球DSP收入預測

半導體工業的亮點

圖2顯示了整個DSP市場和片內演算法市場(由FPGA、結構化ASIC和ASIC幾部分組成)的年收入預測。其中，DSP片內演算法市場今後三年內將以高於42%的年增長率增長，是整個半導體領域增長最快的部分。

現在DSP的設計團隊所面臨的挑戰和二十世紀九十年代ASIC的設計者所面臨的類似—DSP開發組如何用目標FPGA的設計方法代替通用DSP；如何去開發所需要的新的設計技巧；如何完善公司的設計流程；怎樣才能提出新的DSP演算法的實現方法，同時又不危及當前產品的開發計劃。或許更重要的是，管理者怎樣才能夠使災難性結果發生的可能性降低到最小。

AccelChip公司認為DSP的未來取決於新型設計方法的採用，而這種方法必須能使公司滿足DSP市場對上市時間、成本的苛刻要求。和ASIC、FPGA的產生一樣，對DSP變革的方式就是採用真正的、自上而下的設計流程。

圖3 傳統的DSP設計流程

傳統自上而下的設計流程

傳統上，DSP設計被分為兩種類型的工作：系統/演算法的開發和軟/硬體的實現。這兩類工作是由完全不同的兩組工程師完成，通常這兩個組在各自的介面之間被相對分開。演算法開發者在不考慮系統的結構或軟/硬體實現細節的情況下使用數學分析工具來創建、分析和提煉所需要的DSP演算法；系統設計者則主要考慮功能的定義和結構的設計，並保持與產品說明及介面標准相一致。軟/硬體設計組採用系統工程師和演算法開發人員所建立的規范進而完成DSP設計的物理實現。

一般來講，細則規范可劃分成很多小的模塊，每個小模塊分配給各個成員，他們必須首先理解屬於自己的模塊的功能。

如果DSP演算法的目標是FPGA、結構化ASIC或SoC，那麼首要任務就是用Verilog或VHDL等硬體描述語言來建立一個RTL模型。這就需要實現工程師了解通信理論和信號處理以便明白系統工程師提出的細則規范。建立一個RTL模型和模擬測試平台常常需要花費一至兩個月的時間，這主要是因為需要人工驗證RTL文件和MATLAB模型的准確匹配。RTL模型模擬環境一經建立，實現工程師就要同系統工程師和演算法開發人員進行交流，共同分析DSP系統硬體實現的性能、范圍和功能。

由於系統工程師在演算法開發階段無法看到物理層設計，因此通常會需要修改原來的演算法和系統結構、更新文字性規范、修改RTL模型和測試平台以及重新模擬，這些過程往往需要連續進行多次，直到DSP系統的性能要求能夠由硬體實現為止。接著，實現工程師使用邏輯綜合執行一種標準的FPGA/ASIC自上而下的設計流程，從而將RTL模型映射到門級網表，並且使用物理設計工具在給定的FPGA/ASIC器件中設置布局網表。圖3給出了基本的片內DSP演算法的設計流程，主要由演算法開發和硬體實現兩個相對分開的部分組成。

如上所述，只有花費很長的時間人工建立基於文字規范的RTL模型，才能避免因兩個設計域(design domains)之間缺乏聯系而造成設計開發進程的延遲，然而對這一設計工程更大的擔心是DSP演算法的物理設計是基於硬體工程師對文字規范主觀的理解。

硬體工程師中缺乏DSP專家，因此常常會因為對要求功能的曲解而造成災難性的後果。隨著DSP復雜度的增加，在人工建立RTL模型的過程中，產生錯誤已司空見慣。由於相同的錯誤被寫入模擬測試平台中，因此模擬中即便出現多次錯誤也無法被捕捉到，只有到了原型設計階段，硬體設計錯誤才會被發現。

改進方法

FPGA/ASIC設計人員採用真正意義上的自上而下的設計方法，最重要的好處之一就是設計數據管理的改善。但是當ASIC和FPGA採用和現有DSP設計相同的自下而上的設計方法時，由於缺乏單一且有效的設計數據源，將會引入許多錯誤。因此，在當今的DSP設計中，各個獨立的設計部門有義務使MATLAB模型和人工創建的RTL模型及測試平台保持同步。可是如前所述，這兩個團隊很少交流，而且通常在地理位置上也相距很遠。所以管理這些數據變得非常困難。
CoWare在其SPW工具包里提供了一種模塊同步問題的解決方案：將輔助模擬設計方法的概念引入硬體設計系統中，從而達到從細則規范到實現的轉變。在這種方法中，CoWare 建議DSP設計組使用他們具有DSP硬體模型庫的硬體設計系統創建一個可以執行的規范，從而取代對DSP規范和演算法進行詮釋的編程語言。
這種方法在消除硬體工程師開發RTL模型時造成的曲解方面很有優勢，但是，它對確保設計數據同步方面還存在不足。由於每次修正模塊都需要人工修改可執行規范，特別在現今復雜度不斷增加和產品上市時間越來越短的雙重壓力下，發生錯誤的可能性將會大幅增加。

真正自上而下的DSP設計方法

Accelchip公司的DSP合成工具使用VHDL或Verilog硬體描述語言能夠直接讀出MATLAB模型並自動輸出可以合成的RTL模型和模擬測試平台。通過連接DSP的兩個設計域，給DSP設計小組在設計的人力和時間、曲解的消除、高成本的重復工作、硬體實現的自動驗證，以及系統設計人員和演算法開發人員在開發的初期階段進行結構探索時所需要的能力等方面帶來了很大的簡化。

Accelchip使硬體設計人員不需要人工創建RTL模型和模擬測試平台，從而縮短了開發周期，減少了硬體實現所需要設計人員的數量。而且自動建立的RTL模型是目標FPGA器件的「結構化意識」，而不是簡單的、繼承下來的RTL模型。建立RTL模型後，其高級綜合工具將創建一個邏輯綜合的最佳實現，以確保所產生的門級網表具有FPGA器件的優點。

例如，DSP演算法在不同供應商提供的FPGA器件列中實現，其性能和范圍有很大的差異，這是因為對於不同設備來講，結構、邏輯資源、布局資源以及布局方法都是不同的。通過「結構化意識」，Accelchip為DSP設計小組的目標FPGA器件提供了很好的物理實現。同時通過提供容易使用的、自動的從MATLAB到硬體實現的直接路徑，使得DSP系統設計人員和演算法開發人員能夠在設計開發初期定義他們的演算法。進而演算法開發人員能夠很快地將MATLAB設計轉換成綜合了性能、范圍、成本和功率優點的目標FPGA的門級網表。有了來自演算法物理實現的初期或開發周期中的反饋，就意味著設計流程後期所做的重復更少，再一次節省了寶貴的時間和人力。

結語

DSP技術的重要性日益增加，對其演算法的性能要求遠遠超過了通用性DSP處理器的能力，從而促使DSP實現小組去尋找硬體的解決方法。FPGA給DSP實現提供了理想的平台，Accelchip提供的真正的自上而下的設計方案無縫地融入了DSP的設計環境，從而確保了在轉向真正的自上而下的DSP設計方法時管理風險的最小化。

I. 如何進行dsp系統的設計

1、DSP不難上手來，看看片自上介面部分的手冊，建議買個開發板試著跑跑程序，板子都帶有常式及原理圖另外會附贈其他一些學習資料；
2、自己動手從最小系統做起，慢慢深入，不能心急；
3、DSP不用非得有單片機基礎，從零起步也是可以的；
4、硬體部分重點關心的是時序邏輯以及DSP與外設的介面連接，其他的CPU結構性能等里瀏覽一下即可，只需關心你項目用到的部分，若想系統詳細學習不是短時間能完成的。
5、軟體部分用C 編寫會好一些，看看C編譯手冊或這方面的知道材料，有C 語言基礎的話比較快。

J. DSP的課程設計

建議買一個zc301pl攝像頭，然後選用合適的晶元做一個解碼器，然後把驅動做小范圍的修改後燒到新品裡面去，能不能用是一回事，關鍵是要有拿出來的東西，然後實驗報告好點寫，我想這些也差不多了吧!