基於fpga的設計

『壹』 基於FPGA的SPOC設計實現的兩種主流方式，分析兩種方式的優缺點

1.學習並較熟練地掌握EDA技術及其結構設計優化技術：（1）大規模可編程邏輯器件版；(2)硬體描述語言；權(3)開發軟體工具；(4)實驗開發系統；（5）VLSI結構設計優化技術。
2．通過對一些綜合性應用設計實例的分析與調試，學習和掌握利用FPGA進行數字系統設計的基本方法和技巧。
3. 在學習陣列演算法有關理論及其在VLSI設計中實際應用實例的基礎上，完成三個左右基於FPGA的陣列演算法實例的設計與實現

『貳』 基於verilog的設計和基於FPGA的設計有什麼區別

VerilogHDL是設計語言，FPGA是承載的硬體平台。一般是通過VerilogHDL設計了邏輯後在FPGA上轉化成具體的電路。

『叄』 求教：基於FPGA的數字電子表的設計（用verilog語言編寫的）

....把具體實現的功能說出來么...只要實現計時或者按鍵修改?我前幾天才練習了一個,程序下載也放出來了,可以參考.
//一共有兩個部分
http://hi..com/hlyrm/blog/item/3ecbc3db99e06fd3b6fd4820.html
http://hi..com/hlyrm/blog/item/298ff739a4fcc72b97ddd821.html

但是因為只是練習程序,所以寫得很簡單,板子上跑出來就是可以24小時記時,按鍵清零和修改時間.其它功能沒有加,不過可以加..板子上驗證正確..

又及..一樓你= =真是讓我汗啊...數萬......學校讓做又不是搞啥高端...我的FPGA練習板加了那麼多東西才180....

『肆』 基於fpga的fir濾波器設計（畢設）

我的文庫裡面有一些資料

『伍』 基於FPGA的乒乓球游戲設計 FPGA程序

FPGA(FieldProgrammableGateArray)，現場可編程門陣列。它是繼PAL、GAL、CPLD等可編程器件的基礎上進一步發展的成果。它作為專用集成電路(ASIC)領域中的一種半定製電路，既解決了定製電路的不足，又克服了原有可編程器件門電路數有限的缺點。作為一種可編程器件，FPGA與傳統的數字電路和門電路相比，它採用邏輯單元陣列的模式，內部包含有可配置邏輯模塊、輸出輸入模塊和內部連線三個部分。通過硬體描述語言(如VHDL語言)完成的電路設計，可以通過綜合與布局，快速燒錄至FPGA晶元上進行測試。

SOPC(SystemOnProgrammableChip)，可編程片上系統。它是用可編程邏輯技術把整個系統放到一塊矽片上，用於從事嵌入式系統的系統研究和電子測量處理等領域。SOPC是一種特殊的嵌入式系統，它既是片上系統(SOC)，即由單個晶元完成整個系統的主要邏輯功能，但它又不是簡單的SOC，也是可編程系統，具有靈活的設計方式，可裁剪、可擴充、可升級，並具備軟硬體在系統可編程的功能。

1乒乓球游戲玩法介紹

將雙通道示波器作為顯示屏。將兩路信號輸入示波器中，讓示波器工作在X／Y模式。

單片機實驗板上的兩個按鈕作為控制鍵分別用於左擊球和右擊球，當小球接近屏幕左邊時按下左擊球可將球擊回右側，右側擊球亦然。小球可以按照一定的拋物線軌跡自動在屏幕上左右運動，連續按下兩次擊球鍵能夠擊出高拋球，使球飛行距離增高。當球接觸到屏幕邊沿而未按下擊球鍵則被判定為輸球。

2實驗器件

CycloneIII(EP3C10E144C8)FPGA實驗板，單片機P89V51實驗板(含按鍵顯示屏等)，電阻導線若干。

Altera公司生產的CycloneIIIFPGA晶元具有低功耗、低成本和高性能等特點。其體系結構包括高達120K的垂直排列邏輯單元(LE)、以9-Kbit(M9K)模塊構成的4Mbits嵌入式存儲器、200個18x18的嵌入式乘法器。利用TSMC的65nm低功耗(LP)工藝，CycloneⅢFPGA晶元提供豐富的邏輯、存儲器和DSP功能，功耗更低。在可編程邏輯發展歷史中，CycloneIIIFPGA比其他低成本FPGA系列能夠支持實現更多的應用。

3實驗原理及模塊詳解

用方波發生器生成兩個占空比可變的方波，方波經過低通濾波器生成兩個通道的直流信號用於控制小球在X軸和Y軸的位置。通過改變方波占空比從而改變直流信號的值。用SOPC與單片機通訊實現按鍵對小球運動的控制。

附上出處鏈接：http://www.21ic.com/app/eda/201202/107663.htm

『陸』 設計一個基於FPGA的數字時鍾

秒計數器計數59後，分計數器+1，同時秒歸0
以此類推。。。
當分計數器到59的時候，時計數器+1，同時分歸0
以此類推。。。
當時計數器=23，分計數器=59，秒計數器=59時，全部復位為0

另外整點報時功能，需要加入一個信號ring signal（這個信號時接給蜂鳴器的），也就是當分計數器=59，秒計數器=59時。給出一個
ring signal=1，這個ring signal=1的信號要持續多久，就看你自己設計經過幾個時鍾周期，讓其停止。
而音調的高低：可以給蜂鳴器送不同的電壓來確定。
響幾聲的話：你可以設計成比如說，一個時鍾周期，就是相當於你的2HZ的2秒鍾
首先 ring signal =1 ，然後下一個時鍾周期ring sianl=0，
再等於1，再等於0，
再等於1，再等於0，
再等於1，再等於0，
這樣四聲低的就完成了，然後下一聲高的，你就可以用另外一個信號ring siangl2
持續一個時鍾周期。ring signal2=1，再復位為0
注意ring signal 和ring signal2的信號電壓要給的不同，保證音調高低

另外重要的是還需要一個模塊來驅動數碼管。就相當於說是告訴數碼管在它顯示1,2,3,4,5,6,7,8,9,0的時候，它的七段 燈是怎麼樣亮的。
而且數碼管還分共陰共陽極。可以根據其情況來給它不同的使能信號。

至於你說的原理圖，我想應該是代碼綜合出來的RTL級示意圖吧。因為既然是試驗箱就是不需要你自己設計硬體的。那RTL級的圖的話，如果就我上面說的這些你還是沒明白的話，可以再問我。我再抽時間給你畫個圖。 或者最好由代碼來生成.

另外在上實驗箱實現的時候,你可以參照實驗箱的使用手冊,來定義輸出的管腳.注意管腳文件可以在你的編譯軟體里設置.關鍵看你用哪家公司的FPGA了.Xilinx的ISE,Altera的QUARTUS ii 。或者可以另外寫UCF文件跟你的代碼一起編譯，管腳設定便自動生成了。

如果有問題你可以繼續補充問題。樂意為你解答。
或者留下你的聯系方式，我可以後續support 你。

樓上的兄弟,你有設計那是你的設計.你的設計是完全按照樓主的意思來量身訂制的么?
你這種設計文檔,網上一搜一大堆.有用么?
樓主是用實驗箱來做的,試問你帶的原理圖是什麼東西啊?schematic?layout?
只有讓樓主知道設計原理是怎麼樣的,才能讓他理解並做好自己的設計.懂?

『柒』 請問大神本人有個畢設題目為 基於FPGA的FFT處理器的設計，但是要調用fpga的IP核實現 我用的Altera的fpga

去知網上搜，非常多的文章，基於FPGA的XXXX，總會有很多啟示的。基於IP核，無非就是將官方的IP核進行例化，參數要設置正確，將連接電路處理好。不難的。

『捌』 基於FPGA的花樣流水燈設計實現 基本要求： 1. 至少8個流水燈進行花樣顯

好的，，FPGA的花樣流水燈我給你做。

『玖』 基於FPGA的簡單頻率計設計

一下 vhld 頻率計 很多例子的，指標不高的話很容易實現